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FPGA的学习:6分频的实现
阅读量:810 次
发布时间:2019-03-26

本文共 371 字,大约阅读时间需要 1 分钟。

画出系统框图和时序图后,接下来需要编写仿真文件以验证模块功能实现。

系统时钟设置为50MHz,仿真时脉冲宽度为10ns,周期为20ns。全局复位信号rst_n初始化为低电平20ns后重置为高电平,模拟系统正常接入状态。

模块divider_six接收sys_clk和sys_rst_n信号,输出clk_out信号。系统时钟sys_clk每10ns翻转一次,总周期为20ns,频率为50MHz。

计数器cnt作为3位寄存器,初始化为0,按sys_clk或rst_n翻转。若rst_n为低电平时,cnt清零;否则,若cnt为5达到最大值则清零,否则cnt加1。

clk_flag输出6分频的脉冲信号。基于cnt值,clk_flag在cnt为4时输出高电平,其他时低电平。

验证模块divider_six实现的功能,包括计数器循环和6分频信号输出。

转载地址:http://fpmyk.baihongyu.com/

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