博客
关于我
FPGA的学习:6分频的实现
阅读量:810 次
发布时间:2019-03-26

本文共 371 字,大约阅读时间需要 1 分钟。

画出系统框图和时序图后,接下来需要编写仿真文件以验证模块功能实现。

系统时钟设置为50MHz,仿真时脉冲宽度为10ns,周期为20ns。全局复位信号rst_n初始化为低电平20ns后重置为高电平,模拟系统正常接入状态。

模块divider_six接收sys_clk和sys_rst_n信号,输出clk_out信号。系统时钟sys_clk每10ns翻转一次,总周期为20ns,频率为50MHz。

计数器cnt作为3位寄存器,初始化为0,按sys_clk或rst_n翻转。若rst_n为低电平时,cnt清零;否则,若cnt为5达到最大值则清零,否则cnt加1。

clk_flag输出6分频的脉冲信号。基于cnt值,clk_flag在cnt为4时输出高电平,其他时低电平。

验证模块divider_six实现的功能,包括计数器循环和6分频信号输出。

转载地址:http://fpmyk.baihongyu.com/

你可能感兴趣的文章
MYSQL CONCAT函数
查看>>
multiprocessing.Pool:map_async 和 imap 有什么区别?
查看>>
MySQL Connector/Net 句柄泄露
查看>>
multiprocessor(中)
查看>>
mysql CPU使用率过高的一次处理经历
查看>>
Multisim中555定时器使用技巧
查看>>
MySQL CRUD 数据表基础操作实战
查看>>
multisim变压器反馈式_穿过隔离栅供电:认识隔离式直流/ 直流偏置电源
查看>>
mysql csv import meets charset
查看>>
multivariate_normal TypeError: ufunc ‘add‘ output (typecode ‘O‘) could not be coerced to provided……
查看>>
MySQL DBA 数据库优化策略
查看>>
multi_index_container
查看>>
MySQL DBA 进阶知识详解
查看>>
Mura CMS processAsyncObject SQL注入漏洞复现(CVE-2024-32640)
查看>>
Mysql DBA 高级运维学习之路-DQL语句之select知识讲解
查看>>
mysql deadlock found when trying to get lock暴力解决
查看>>
MuseTalk如何生成高质量视频(使用技巧)
查看>>
mutiplemap 总结
查看>>
MySQL DELETE 表别名问题
查看>>
MySQL Error Handling in Stored Procedures---转载
查看>>